研究要点
围绕时序与时钟结构的预测或优化，可对接 iSTA / iCTS / AiSTA 的工程路径。
完整条目
Weiguo Li; Zhipeng Huang; Bei Yu; Wenxing Zhu; Xingquan Li*, Toward Controllable Hierarchical Clock Tree Synthesis with Skew-Latency-Load Tree，in Proceedings of Design Automation Conference (DAC), San Francisco CA USA, 2024. (CCF-A)
与产品的关系
本页把学术条目落到 iEDA.ai 产品叙事中：你可以从右侧相关能力跳到工具或 AiEDA 模块，用同一套开放状态做复现与扩展。