研究要点
围绕时序与时钟结构的预测或优化，可对接 iSTA / iCTS / AiSTA 的工程路径。
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Hongxi Wu, Zhipeng Huang, Xingquan Li, Wenxing Zhu*，"AiTO: Simultaneous gate sizing and buffer insertion for timing optimization with GNNs and RL." Integration, the VLSI Journal, 2024. (CCF-C)
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