核心能力
- 外部综合适配:通过适配器调用外部逻辑综合工具(如 Yosys/ABC),获取标准化的 LogicIR 中间表示。
- 网表级优化:在 iEDA 侧对 LogicIR 做进一步的网表优化——常量传播、冗余消除、局部重构。
- 工艺映射准备:为 iMap 的工艺映射阶段准备优化后的网表,减少后续映射的搜索空间。
- D0 起点:当前 CMakeLists.txt 为空,代码库处于最早期规划阶段。Adapter 优先策略——先打通外部工具链路,再逐步自研。
- Agent 就绪:Python API 封装外部综合与 iEDA 侧优化,Agent 可一键执行综合-优化-输出网表流程。
Agent 调用方式
logic = client.call("iLO.optimize",
design_ref="snap_7f3a",
tech="sky130"
)
# logic.optimized_netlist_ref → str (优化后网表快照引用)
# logic.logic_ir → dict (标准化 LogicIR 结构)
# logic.optimization_stats → dict (面积/门数/层级变化)
输入 / 输出契约
| 方向 | 参数 | 类型 | 说明 |
|---|---|---|---|
| 输入 | design_ref | str | 设计快照引用(RTL 或未优化网表) |
| 输入 | tech | str | 目标工艺:sky130 | nangate45 | gf12lp 等 |
| 输入 | synth_tool | str (可选) | 外部综合工具选择:yosys | genus | dc,默认 yosys |
| 输出 | optimized_netlist_ref | str | 优化后网表的快照引用 |
| 输出 | logic_ir | dict | 标准化的 LogicIR:nodes, edges, attributes 结构 |
| 输出 | optimization_stats | dict | 优化统计:原门数、优化后门数、层级深度变化 |
在流程中的位置
01 RTL
Verilog/VHDL
寄存器传输级描述
02 逻辑优化
iLO · iTM
综合前优化与工艺映射
03 工艺映射
iMap
目标工艺库绑定
04 物理设计
iFP · iPL · iCTS · iRT
布局布线全流程
iLO-iTM 位于 RTL 之后、工艺映射之前,是整个 RTL→GDS 流程的最上游工具。它与 iMap 配合完成从 HDL 到门级网表的完整转换链路。
相关资源
- iMap — 工艺映射:iLO 的输出直接进入 iMap 做工艺绑定。
- iNO — 网表优化:更细粒度的网表级优化工具。
- EDA 工具总览:22 款点工具能力地图。