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Logic Engine · ADAPTER-FIRST

iLO-iTM · 逻辑优化与工艺映射

逻辑优化与工艺映射外部适配器。Agent 可以通过外部综合工具获取 LogicIR,iEDA 侧做进一步的网表优化。当前 CMakeLists.txt 为空,按 D0 处理,Adapter 优先。

D0/DRAFTWave 4ADAPTER-FIRSTCMakeLists 为空
agent — ilo-itm
# 逻辑优化适配器
$ agent call iLO.optimize
[logic] external synth → LogicIR ok
[opt  ] iEDA-side netlist pass  ok
→ adapter-first · DRAFT
iMapsynthesisiFPfloorplaniPDNpoweriPLplacementiCTSclockiTOoptimizationiRTroutingiSTAtimingAiEDAdesign dataiPCLlayout modeliMapsynthesisiFPfloorplaniPDNpoweriPLplacementiCTSclockiTOoptimizationiRTroutingiSTAtimingAiEDAdesign dataiPCLlayout model

核心能力

  • 外部综合适配:通过适配器调用外部逻辑综合工具(如 Yosys/ABC),获取标准化的 LogicIR 中间表示。
  • 网表级优化:在 iEDA 侧对 LogicIR 做进一步的网表优化——常量传播、冗余消除、局部重构。
  • 工艺映射准备:为 iMap 的工艺映射阶段准备优化后的网表,减少后续映射的搜索空间。
  • D0 起点:当前 CMakeLists.txt 为空,代码库处于最早期规划阶段。Adapter 优先策略——先打通外部工具链路,再逐步自研。
  • Agent 就绪:Python API 封装外部综合与 iEDA 侧优化,Agent 可一键执行综合-优化-输出网表流程。

Agent 调用方式

logic = client.call("iLO.optimize",
    design_ref="snap_7f3a",
    tech="sky130"
)

# logic.optimized_netlist_ref   → str (优化后网表快照引用)
# logic.logic_ir                → dict (标准化 LogicIR 结构)
# logic.optimization_stats      → dict (面积/门数/层级变化)

输入 / 输出契约

方向参数类型说明
输入design_refstr设计快照引用(RTL 或未优化网表)
输入techstr目标工艺:sky130 | nangate45 | gf12lp 等
输入synth_toolstr (可选)外部综合工具选择:yosys | genus | dc,默认 yosys
输出optimized_netlist_refstr优化后网表的快照引用
输出logic_irdict标准化的 LogicIR:nodes, edges, attributes 结构
输出optimization_statsdict优化统计:原门数、优化后门数、层级深度变化

在流程中的位置

01 RTL

Verilog/VHDL

寄存器传输级描述

02 逻辑优化

iLO · iTM

综合前优化与工艺映射

03 工艺映射

iMap

目标工艺库绑定

04 物理设计

iFP · iPL · iCTS · iRT

布局布线全流程

iLO-iTM 位于 RTL 之后、工艺映射之前,是整个 RTL→GDS 流程的最上游工具。它与 iMap 配合完成从 HDL 到门级网表的完整转换链路。

相关资源

用开放中间状态继续构建

每一页都连回可执行工具与面向 AI 的设计数据。