核心能力
- 版图-网表对比：从版图提取器件与连接关系，与参考网表做逐器件、逐网络比对。
- 扁平数字设计优化：针对无层次扁平设计做快速 LVS，适合大规模数字 SoC。
- 不匹配定位：输出器件级（missing/extra/size-mismatch）和网络级（short/open）不匹配报告。
- 多格式输入：通过适配层支持 GDS/DEF 版图与 Verilog/SPICE 网表输入。
- Agent 就绪：提供 Python API，Agent 可自动提交比较任务并获取结构化结果。
Agent 调用方式
result = client.call("iLVS.compare",
design_ref="snap_7f3a",
netlist_ref="netlist_v1"
)
# result.passed → bool
# result.mismatches → list[Mismatch]
# result.summary → dict (device_count, net_count, match_rate)
输入 / 输出契约
| 方向 | 参数 | 类型 | 说明 |
|---|---|---|---|
| 输入 | design_ref | str | 版图快照引用（GDS/DEF 已加载至 iDB） |
| 输入 | netlist_ref | str | 参考网表快照引用（Verilog/SPICE） |
| 输入 | options | dict (可选) | 容差、忽略网络、器件映射规则等 |
| 输出 | passed | bool | 整体 LVS 是否通过 |
| 输出 | mismatches | list | 逐条不匹配详情（器件/网络级，含坐标） |
| 输出 | summary | dict | 统计摘要：器件数、网络数、匹配率 |
在流程中的位置
01 综合
iMap
逻辑综合与工艺映射
02 物理设计
iFP · iPL · iCTS · iRT
布局布线全流程
03 时序签核
iSTA · iTO
静态时序分析与优化
04 物理签核
iDRC · iLVS
设计规则检查与 LVS
iLVS 位于物理签核阶段，在布线完成后对版图与参考网表做一致性验证。与 iDRC 并列构成签核双支柱。
相关资源
- iDRC — 设计规则检查：物理签核的另一半，检查版图是否符合工艺规则。
- iFormal — 形式验证：逻辑等价性检查，与 LVS 互补。
- EDA 工具总览：22 款点工具能力地图。
- iEDA Platform：统一数据库 iDB 是 LVS 比较的基础。